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鉴于设备中引入光纤作为信息传输介质的实际需要,设计了信息的光纤通信系统,光纤通讯系统需要将多路Kbit 级低速数据信号复用为一路,并在接收端实现相应的解复用,而在接收端实现解复用首先要从接收到的信码中提取发送端的时钟信号以及帧同步信号,为数字分接提供时钟信号以及分接起始信号,进而将数据还原为原有的多路低速数据。
1 光纤通信系统结构设计
光纤通信系统需要将多路Kbit 级低速数据复用为一路高速串行信息,通过光发射模块将电信号转换为可由光纤传输的光信号,进而进行信息的光纤传输。在接收端首先由光接收模块将接收到的光信号转换为电信号即得到在接收端复合的高速串行数据,接着由位同步提取单元提取高速串行数据中的时钟频率作为控制时钟提供给信息接收端的各个单元,信息经帧同步提取单元产生数字分接的起始信号提供给数字分接单元,进而将合路信号经数字分接单元解复用为各个支路信号,最后各支路信号经码速恢复单元还原为原有的各路数据。低速数据光纤通信系统框图见图1。
在接收端,位同步提取单元从串行数据中提取出发送端各支路数据的时钟信号,帧同步检测单元检测同步帧头为数字分接提供起始信号。
2 传输码组帧结构
设备中的信息传输系统要求实现将存在的16路kbit 级的低速数据复接一路数据,并在接收端相应地将其分接为原有的16 路数据。首先16 路kbit级的数据经码速调整为同频、同相的数据后,按时分复用原理将数据分为3 路,3 路支路信码以同步复接方式合成一路帧长为24 位的复用串行码,其中一路支路信号作为帧同步码,本设计将其取为巴克码x1110010 ,同步复接的帧结构如图2 所示。
在数据的接收端,首先检测帧同步码,以产生与传送码组起止时刻相一致的定时脉冲序列,进而将码组解复用为原有的16 路kbit级数据。
3 帧同步检测方法
实现帧同步的方法主要有两类:一类是插入特殊码法(即插入式帧同步法) ;另一类是利用数据组本身之间彼此不同的特性来实现自同步。本设计采用连贯式插入法实现帧同步,连贯式插入法就是在数字信息序列中插入一些特殊码组作为每帧数据的帧头标志,在接收端则根据这些码组的位置来实现帧同步。用作帧同步码组的特殊码组{ x1 , x2 , x3 ,⋯, xn} 要求具有尖锐单峰特性的局部自相关函数。而对一个n 位的序列{ x1 , x2 , x3 , ⋯, xn} ,其局部自相关函数表达式为
目前常用的帧同步码组有巴克码、伪随机码和脉位码等,设计采用7 位巴克码组作为帧同步码,其自相关函数是：
由以上公式可得:7 位巴克码的自相关函数在j= 0 时出现尖锐的单峰特性, 而局部自相关函数具有尖锐的单峰特性正是连贯式插入帧同步码组的主要要求之一。在确定了帧同步信号—巴克码的基础上,提出具体的帧同步信号检测、提取设计。
4 基于FPGA 的帧同步信号检测设计
如上所示,设计中的一帧数据信号是基于24 位的信息码组,其帧同步头是7 位巴克码1110010 ,设计采用基于FPGA 的分块建模法将帧同步头检测出来,以产生帧同步信号。在接收端利用巴克码尖锐的自相关函数特性来识别它,为此需要对输入的二进制码序列(其中包括巴克码组) 进行自相关函数的运算,并从其运算结果识别出作为同步标志的巴克码组。7 位巴克码识别器由七级移位寄存器、相加器和判决器组成,其简易组成框图如图3。
图中的相加器电阻与移位寄存器的联结与巴克码组的规律相一致,因此只有巴克码组全部移入七级移位寄存器,相加器输出的才是自相关函数的尖峰值。这时判决器输出帧同步脉冲,标志着帧同步信号的出现。如图中所示,识别器完成的功能为寄存器中的码元与对应的巴克码元相同时,相加器加1 ,可见若相加器的输出结果为7 时,表明输入的码元为帧头标志—7 位巴克码,进而判决器输出帧同步脉冲,为数字分接提供同步信号。
5 基于FPGA 的巴克码识别器的具体实现
本设计采用VHDL 语言编程实现7 位巴克码识别器,FPGA 目标器件采用EPF10KLP84 - 3。巴克码识别器的设计包括串/ 并转换器、加法器以及判决器等部分,其结构示意图如图4 所示。
串行码在其时钟信号的驱动下进入串/ 并转换器,连续转换为7 位并行数据输出,这部分可由7 位的移位寄存器实现;进而七位并行数据进入加法器,进行接收数据与预置的7 位巴克码(1110010) 的逐位比较,码值若与预置的巴克码相同则累加器加1 ,若7 位数据与7 位巴克码完全吻合则累加器输出为111 ,若相差一位则输出为110 ,其余情况均输出为000 ;最后累加器输出信号进入判决器,与预置的门限信号进行比较,若预置的门限信号为7 (111) 即要求精确匹配巴克码,则只有译码输出为111 时才产生帧同步识别信号,若预置的门限信号为6 (110) 即允许有一位不精确匹配,则译码输出大于等于110时即可产生帧同步识别信号。
6 部分程序设计实现
程序设计是在图4 的基础上,对各模块分别进行VHDL 语言设计,由于篇幅原因,这里只给出串/并转换器的程序设计清单,串/ 并转换器实现将串行输入的数据连续转换为7 位并行数据输出,其功能可由移位寄存器实现,具体程序如下:
其仿真结果如图5 所示。
7 小结
本文采用VHDL 语言描述了基于FPGA 的7 位巴克码识别器的设计,实现了帧同步头即巴克码组的检测,为数字分接端提供了数字分接起始信号,从而将复接数据还原为原有的多路低速数据。
参考文献：
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[2 ] 段吉海,黄智伟. 基于CPLD/ FPGA 的数字通信系统建模与设计[M] . 北京:电子工业出版社,2004.
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[4 ] 潘松,黄继业. EDA 技术实用教程[M] . 北京:科学出版社,2004.
[5 ] 沙燕萍,曾烈光. 高速SDH 复接器帧同步系统的设计和性能分析[J ] . 通信学报,2001 , (9) :104 - 107.
作者：韩红霞，曹立华，刘帅师 |
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