基于LVDS的超高速ADC数据接收设计 信号传输, 如何

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作者：胡晓芳 来源：电子技术2015年07期
摘要：超高速ADC通常采用LVDS电平传输数据，高采样率使输出数据速率很高，达到百兆至吉赫兹量级，如何正确接收高速LVDS数据成为一个难点。本文以ADS42LB69芯片的数据接收为例，从信号传输和数据解码两方面，详述了实现LVDS数据接收应该注意的问题及具体实现方法，并进行实验测试、验证了方法的正确性。
1 引言
软件无线电概念要求雷达系统的数字化尽量靠近天线，因此数字接收系统对模数转换器的速率提出了很高要求。高速高精度ADC会输出多位高速数据流，目前主流的数据传输电平为低电压差分信号(LVDS)。LVDS的差分传输特性使其产生的电磁干扰很小，还可有效抑制共模噪声，增大抗干扰能力。随着数据速率的提高，多位数据同步接收的时间窗变小，如何保证多通道数据的正确接收成为了设计难点。为了降低此难度，目前ADC器件普遍采用串行方式，利用较少数据线完成多位采样数据的传输。本文针对多位高速LVDS数据传输的难题，研究了实现LVDS数据正确接收的方法，并以ADS42LB69为例，设计了一套基于 Xilinx公司FPGA平台的数据采集板，进行了试验验证。下面从信号传输和数据解码两方面，详细介绍设计中需注意的问题以及具体的实现方法。
2 信号传输
为完成数据正确接收，首先要保证信号传输的完整性，减小失真，使接收端能正确获取串行LVDS数据。信号完整性可以分为时序、噪声和电磁干扰三种。对于高速数字信号传输，信号完整性包括波形完整性和时序完整性两方面。
2.1 波形完整性
波形完整性指传输线对信号的电压电流功率等电气性能的影响。影响波形完整性的主要噪声源有三类：单一网络的信号完整性，两个或多个网络间的串扰，来自系统的电磁干扰和辐射。针对每种噪声源，设计中需要通过不同的方式解决。


第一类问题指在信号传输路径上阻抗不连续引起的反射与失真。式(1)给出了射频传输线的反射系数与传输线阻抗的关系(其中，γ为反射系数，为负载阻抗，ZL为传输线特性阻抗)。由式可知，当负载阻抗与传输线特性阻抗相等时，反射系数为零，信号才能无失真传输。因此，为了保证信号波形完整性，要求传输线阻抗连续，且接收端阻抗要进行精确匹配。传输线阻抗连续要求PCB布线时进行特别设计，包括对差分信号线进行100Ω阻抗控制，数据线尽量在同一层走线，参考平面要连续等。负载阻抗匹配通过在接收端放置100Ω电阻实现。为降低布板难度，Xilinx公司FPGA内部集成了匹配电阻，阻值可依应用需求配置。
当信号传输路径与相邻网络间存在互感或互容时，信号会从一个网络到达另一个网络，从而引起网络间的串扰。为减小此类问题，要求在PCB布线时，相邻信号线间距要远，线长尽可能短。系统的电磁干扰问题需要在系统设计时，统筹考虑，减小各部件的辐射，从而减小电磁干扰。
2.2 时序完整性
采样数据通过多对LVDS差分线传输，在接收端同时锁存，并通过串并转换和数据重排后恢复。通常ADC芯片会输出高速数据同步时钟和帧时钟，用于数据锁存、串并转换和解码。接收端在同一时刻锁存所有信号线上的数据，为了保证接收端正确获取数据，要求使各传输线延迟尽量相同。为了保证传输线延迟一致，需要在PCB中对所有数据线和帧时钟布线进行等长约束。由于制板及焊接工艺的精度限制，最终电路板上各数据线延迟仍然会有差异，此时需要在 FPGA中调节信号延迟以保证时序完整性。可能存在的时序完整性问题包括几种类型：
1)某位数据线延迟值偏大或偏小，导致此线上传输的数据位与其他数据位不是来自同一采样数据，此时可以通过FPGA中的IODELAY模块调整数据线延迟。
2)帧时钟与数据线延迟差别大，导致数据无法正确解码，同样地，可以在此线传输路径中插入IODELAY核(FPGA中)调整延迟。
3)同步时钟与数据线延迟差别大，当数据不满足建立保持时间时，无法被正确接收。有两种途径解决此问题，一是通过IODELAY模块调整时钟线延迟，二是改变锁相环输出时钟的相位。
3 数据解码
在保证信号传输完整性，获得正确的串行数据后，还需进行串并转换及数据重组才能获得最终的采样数据，此过程在FPGA内实现。ADS4 2LB69支持4线(lane)串行传输，每lane传输4bit数据，FPGA内接收此ADC数据的程序结构示意如图1所示。串行数据lane和帧时钟 (frame)，首先进行1：4串并转换，数据lane对应4bit数据寄存一级后输出8bit数据(其中，低4bit为其一时刻的数据D0，高4bit 为后一时刻锁存的数据D1)，再依据4bit frame数据从8bit寄存数据中获取正确的4bit数据，最后按照ADC手册中顺序对4组4bit数据进行重排获得16bit采样数据。


1：4串并转换使用FPGA内部ISERDES核完成。由于ISERDES核开始进行串并转换的时刻不确定，转换后的4bit并行frame数据有四种值，分别对应不同的数据位获取情况，如图2所示。


4 实验验证
为了验证多位LVDS数据接收设计的正确性，在实验室对数据采集板进行了测试。采用信号源模拟输入信号和采样时钟，通过JTAG测试接口将FPGA内部重排后的采样数据，上传至PC机并在chipscope软件中显示。图3显示了采样时钟为180MHz、输入信号频率10MHz时的测试结果，其中frame_ilatst是用于获取数据位的帧时钟数据，data是采样数据时序波形，由图可知，波形是单频点正弦波，证明了设计的正确性。


5 结语
超速ADC的LVDS数据的正确接收对于数字接收机是至关重要的。文中从理论分析和设计实现两个方面，详述了如何实现多位高速LVDS数据的正确接收。采用Xilinx公司FPGA和ADS42LB69设计了数据采集板，并在FPGA内实现了数据接收程序，实验测试表明此硬件和程序设计能够完成采样数据的正确接收。此文中方法对类似的ADC数据接收设计具有一定的指导意义。