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[求助]采用PLL提速后,A/D转换时间是怎样变化的规律

第一个问题:ATD模块的时钟源是总线频率,当总线频率提高,AD的转换时间自然会加快。但要注意ATD的最高工作频率不能超过2MHz。
海纳百川  有容乃大
第二个问题:RTI与定时器有很大的差别。首先,RTI功能和结构简单,所以功耗较低,可以用于低功耗状态的定时和唤醒;其次,RTI采用外部时钟作时钟源,所以可以不受总线频率变化的影响,产生固定周期的定时中断;最后,RTI具有很大的分频比,可以很容易产生很长的定时周期。
海纳百川  有容乃大
请看《S12CRGV4.pdf》的36页,它前面还有一个1024倍的分频,所以最大中断周期为1024*16*2^16/16=67.108864s。
海纳百川  有容乃大
你是对的。前面1024倍的分频应该包含在预分频计算值里面了,所以最大分频倍数就是16*2^16。如果你要得到比较大的定时周期,要么用软件实现,要么采用比较低的外部时钟频率,而内部总线频率可采用PLL倍频,得到较高的频率。
海纳百川  有容乃大
共同进步:))
海纳百川  有容乃大
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