有哪位高手用过Verilog 中inout的，请指点兄弟一把,急啊！救命啊！！！ Verilog, inout, 兄弟, 高手, 救命

qin

非常感谢大侠们的帮助，但问题仍然没有解决，inout端口只能起到输入输出中的一项功能，另一个就是不定态（我用的编译、仿真软件都是maxplus2)，我现在是狂郁闷！

qin

为什么我设计的程序，仿真时总是出现： found logic contention at 48.51us on node tri_inout1 found logic contention at 48.51us on node tri_inout2(tri_inout [2：1] 是我定义的inout端口） 到底是什么地方有毛病呢？ 我的源程序如下： module inout_test(we,oe,in,tri_inout,out); inout[2:1] tri_inout; output[2:1] out; input[2:1] in; input we,oe; reg[2:1] out_n,in_n; assign tri_inout=oe?in_n:'bz; assign out=out_n; always@(oe or we) begin case({oe,we}) 2'b01: begin out_n<=tri_inout; in_n<='bz;?? end 2'b10: begin in_n<=in; out_n<='bz; end default: begin out_n<='bz; in_n<='bz; end endcase end endmodule