| 3 毛刺的消除3.1 利用冗余项消除毛刺函数式和真值表所描述的是静态逻辑，而竞争则是从一种稳态到另一种稳态的过程。因此竞争是动态过程，它发生在输入变量变化时。此时，修改卡诺图，增加多余 项，在卡诺图的两圆相切处增加一个圆，可以消除逻辑冒险。但该法对于计数器型产生的毛刺是无法消除的。<3.2 采用格雷码我们可以通过改变设计，破坏毛刺产生的条件，来减少毛刺的发生。例如，在数字电路设计中，常常采用格雷码计数器取代普通的二进制计数器，这是因为格雷码计数器的输出每次只有一位跳变，消除了竞争冒险的发生条件，避免了毛刺的产生。3.3 采样法由于冒险出现在变量发生变化的时刻，如果待信号稳定之后加入取样脉冲，那么就只有在取样脉冲作用期间输出的信号才能有效。这样可以避免产生的毛刺影响输出波形。一般说来，冒险出现在信号发生电平转换的时刻，也就是说在输出信号的建立时间内会发生冒险，而在输出信号的保持时间内是不会有毛刺信号出现的。如果在输出信号的保持时间内对其进行“采样”，就可以消除毛刺信号的影响。有两种基本的采样方法:一种方法是在输出信号的保持时间内，用一定宽度的高电平脉冲与输出信号做逻辑“与”运算，由此获取输出信号的电平值。图7说明了这 种方法，采样脉冲信号从输入引脚“SAMPLE”引入。油?的仿真波形上可以看出，毛刺信号出现在“TEST”引脚上，而“OUT”引脚上的毛刺已被消除 了。图7 采样法一图8 采样法一仿真波形上述方法的一个缺点是必须人为的保证sample信号必须在合适的时间中产生，另一种更常见的方法是利用D触发器的D输入端对毛刺信号不敏感的特点，在输 出信号的保持时间内，用触发器读取组合逻辑的输出信号，这种方法类似于将异步电路转化为同步电路。图9给出了这种方法的示范电路，图 10是仿真波形。在仿真时，我们也可能会发现在FPGA器件对外输出引脚上有输出毛刺，但由于毛刺很短,加上PCB本身的寄生参数,大多数情况下,毛刺通 过PCB走线,基本可以自然被虑除，不用再外加阻容滤波。图9 采样法二图10 采样法二仿真波形3.4 吸收法 增加输出滤波，在输出端接上小电容Ｃ可以滤除毛刺，图11所示。但输出波形的前后沿将变坏，在对波形要求较严格时，应再加整形电路，该方法不宜在中间级使用。图11 吸收法消除毛刺图3.5 延迟办法因为毛刺最终是由于延迟造成的，所以可以找出产生延迟的支路。对于相对延迟小的支路，加上毛刺宽度的延迟可以消除毛刺。当需要对某一信号作一段延时时，初 学者往往在此信号后串接一些非门或其它门电路，此方法在分离电路中是可行的。但在FPGA中，开发软件在综合设计时会将这些门当作冗余逻辑去掉，达不到延 时的效果。用Altera公司的 MaxplusII开发FPGA时，可以通过插入一些LCELL原语或调用延时线模块来产生一定的延时，但这样形成的延时在FPGA芯片中并不稳定，会随 温度等外部环境的改变而改变，因此并不提倡这样。在此，可以用高频时钟来驱动一移位寄存器，待延时信号作数据输入，按所需延时正确设置移位寄存器的级数， 移位寄存器的输出即为延时后的信号。在此以实现双口RAM的读写时序中IDT7132的读时序为例，时序图如图12所示。无论用CE还是OE来控制读取， 都需要CE或OE保持一段低电平。令OE保持低电平，CE平时为高电平，读双口RAM时触发CE变为低电平，延迟一小段时间再恢复高电平。本设计产生这段 延时的方法是用高频计数器产生，具体方法为:在FPGA中设计一个计数器，取系统可用的高频时钟(周期小于所需延时)驱动它计数，计到设定好的终值时产生 触发脉冲。不同的计数终值可以产生不同的延时。此方法所产生的延时为高频时钟周期的整数倍，若高频时钟周期与所需延时相比很小，则延时较精确，否则只能做 一粗略的延时。图12 双口RAM IDT7132读操作时序图4 FPGA设计中避免毛刺的其他注意事项4.1 电路选用要用寄存器和触发器设计电路，尽量不要用锁存器，因它对输入信号的毛刺太敏感。如果坚持用锁存器设计必须保证输入信号绝对没有毛刺，且满足保持时间。4.2 译码器设计设计译码逻辑电路时必须十分小心，因为译码器和比较器本身会产生尖峰，容易产生毛刺，把译码器或比较器的输出直接连到时钟输入端或异步清除端，会造成严重的后果。4.3 避免隐含RS触发器应该尽量避免隐含RS触发器的出现。一般要控制输出被直接反馈到输入端，采用反馈环路会出现隐含RS触发器，其对输入尖峰和假信号很敏感，输入端有任何变 化都有可能使输出值立刻改变，此时易造成毛刺的产生，导致时序的严重混乱。一旦具有隐含的RS触发器，加锁存器消除毛刺是不能解决问题的。此时只有通过全 面修改电路来从根本上解决。4.4 避免使用多时钟设计每一个模块中只用一个时钟，避免使用多时钟设计，同时避免使用主时钟分频后的二次时钟作为时序器件的时钟输入，因为二次时钟相对于一次时钟可能存在过大的 时钟歪斜。对所有模块的输入时钟、输入信号、输出信号都用Ｄ触发器或寄存器进行同步处理，即输出信号直接来自触发器或寄存器的输出端。这样可以消除尖峰和 毛刺信号。不论是控制信号还是地址总线信号、数据总线信号，都要采用另外的寄存器，以使内部歪斜的数据变成同步数据。这些表面上看似乎无用的操作可以大大 提高电路系统的性能。4.5 避免使用延迟线应该尽量避免使用延迟线，因它对工艺过程的变化极为敏感，会大大降低电路的稳定性和可靠性，并将为测试带来麻烦。4.6 充分利用资源大部分FPGA器件都为时钟、复位、预置等信号提供特殊的全局布线资源，要充分利用这些资源。这样可以减少电路中的毛刺并且大大提高设计电路的性能.4.7 不要期望仿真器替你找到毛刺错误注意仿真结果和实际综合的电路的不一致性。无论是时序电路还是异步逻辑电路，其行为与其仿真器结果都是不完全一样的。特别是异步逻辑电路，仿真结果将会隐 藏竞争冒险和毛刺现象，与实际行为相差较远。故在FPGA设计中，对每一个逻辑门、每一行VHDL (Verilof)语言，必须完全理解，不要期望仿真器替你找到错误。使用FPGA开发数字电路，可以大大缩短设计时间、减少PCB 面积、提高系统的可靠性。它的这些优点使得FPGA技术得到飞速的发展，已经在通信、电子、信号处理、工业控制等领域被广泛应用。随着FPGA容量的增 加，SOPC (可编程芯片上系统)SOPC(对信号的处理和整个系统的控制)的应用时代即将到来。SOPC既有嵌入处理器、I/O电路和大规模嵌入存储器，也有 CPLD／FPGA，用户可以选择。同时也可以选择PLD公司提供的FPGA IP Intellectual Property内核。使用IP核能保证系统级芯片的开发效率、质量，并能大大缩短产品开发时间。5 结束语FPGA已成为解决系统级设计的重要选择方案之一。因而毛刺是设计系统中不可忽视的问题，实际电路中它常惹出很多的麻烦。本文结合FPGA的特点，论述了如何解决FPGA设计中的毛刺问题。增强电路的稳定性和可靠性，并为实际电路的测试带来方便。 |
