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使用HDL设计FPGA/CPLD的优点是：可以支持top-down，bottom-up或二者混合的开发方式。HDL设计层次可以很丰富，可重用性也好，容易进行功能验证，且与平台无关。无特殊情况，建议只用VHDL或Verilog开发，因为它们被IEEE规范，是标准，EDA工具都广泛支持。不过，综合工具通常都只支持部分HDL（HDL的初衷是用来描述而不是设计硬件的）。