请问斑竹，在powerpcb中如何将高版本的转成低版本文件？ powerpcb, 文件, 斑竹

maeleton1

这里我将一般的设计流程介绍一下方便大家了解各个部分的概念！抛砖引玉！
  一般设计流程如下：
1 行为级描述
   在完成系统性能分析与功能划分的基础上，对于各个电路功能模块，用硬件描述语言完成完成行为描述。

2 行为级优化，仿真以及向RTL级描述的转换。
   对上一步中完成的描述进行算法的优化和功能仿真。算法优化的目的是选择最优的算法实现，功能仿真的目的是为了验证给定行为描述是否能够实现所需的功能。在进行行为级的优化的同时，通常还要进行RTL级描述的转换。进行转化的原因在于现有的EDA工具只能接受RTL级的描述进行逻辑综合。同样得到RTL级描述，也要进行功能仿真。

3 选定工艺库，确定约束条件，完成逻辑综合与逻辑优化。
   逻辑综合和逻辑优化的目的上将前面得到的RTL描述映射到具体的工艺上加以实现。因此从这一步开始，设计过程就和工艺相关了。自动逻辑综合的前提是有逻辑综合的库支持，逻辑综合库内包含了相应的工艺参数，如门延时，单元面积，扇入扇出数等。对不同的工艺，其综合的工艺参数就会不同。

4门级仿真
  该仿真的目标是为了验证逻辑综合出来的电路的正确性。完成逻辑综合后的门级仿真包含了门单元的延时信息，因而门级仿真需要相应的工艺的仿真库支持。

5 测试生产
   完成逻辑综合之后，可以产生的网络表文件，但在将设计提交给下一步进行布局布线时，应当提供相应的测试文件。

6 布局布线
   对于FPGA设计来说，需要借助专用的工具实现，从这步开始就和半导体物理实现（版图）有关了，通常成为后端设计。

7 参数提取
   在逻辑综合后的门级电路网表中，只包含了门单元的工艺参数。当完成版图综合后，由于各个单元的布局布线已经确定，所以可以进一步提取实际电路中连线电阻，连线电容等分部参数。

8后仿真
   这步的目标是将上一步提取的分布参数包含于原来的门级网表中，进行包含门延时，连线延时的门级仿真。这步主要是考察在增加连线延时后时序是否仍然满足设计要求。

9实现
  将设计下载到FPGA内实现设计功能。