| 我用的是virtex4的xc4vlx60，使用MIG生成DDR2接口IP核的时候，没有生成.veo文件，生成的.vco文件在新的项目里不能view HDL instantiation tamplement,同事的建议是把rtl文件夹下的所有生成的代码拷贝到新的项目里面，重新综合。照做了，但是综合后观察RTL原理图时候发现，有些信号不知道是什么意思，看帮助又没有说明，而且implement过程中,map时候出错，说有个信号没有指定IO标准。原本打算用MIG生成的接口和测试模块一起下载到片子上跑跑的，结果map就错了。自己刚刚接触FPGA，有不知道怎么处理，郁闷。 |
