[讨论]如何为verilog代码加密 verilog, 代码, 讨论

bjxiong

今天看到有人想为verilog代码加密，也就是说是怎么做个类似“限时试用版”出来，或者说是提供了类似注册码的特征字

才可以令芯片工作的。具体思路怎么实现呢？

我想了一下,直接加密verilog，但又不影响综合和仿真，同时支持各种工具，可能不太好实现。

方便的话，可以作成中间件的格式，用java来实现，国外很多IP都是这样提供的。

或者仿照Designware形式，将仿真代码和综合代码分开，也能将IP加密。

不知道还有没有其他更好的方法呢??