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如果是Verilog描述,就用negedge signal 和posedge signal作为敏感变量。
如果是VHDL描述,就用这个signal作为Process的敏感变量,在process里面加上类似下面的语句: if (signal'event and signal='1') --判断上升沿;
[此贴子已经被作者于2005-11-16 11:35:08编辑过]
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