[求助]vhdl中怎样定义输出口维持原状不变？ vhdl, 原状, 定义, 输出, 维持

anny1209

我的意思是说，比如我定义只有5个输出口，用三位元表示：000代表输出口1，001代表输出口2，010代表输出口3
，011代表输出口4，100代表输出口5。而其他的代码101，110，111均没有意义，当输出口为101，110，111时原来定义的输出口均维持原状不变，这样，再不定义中间信号的情况下怎么做呢？

anny1209

在vhdl中我还没有用过default语句呢，怎麽用啊？a<=a的话，那a不就相当于是定义了中间信号变量了吗？我是说不用中间信号的变量怎麽描述啊？

anny1209

case q(2 downto 0) is
when "000"=>out1<=datain;
when "001"=>out2<=datain;
when "010"=>out3<=datain;
when "011"=>out4<=datain;
when "100"=>out5<=datain;
end case;
因为其他的码元101，110，111没有变化，所以当q为101，110，111时，其他的已经定义好的没有变化，我该怎麽做呢？谢谢！

anny1209

谢谢版主啊，我下个星期再试吧，下班了！
001的时候要输出口out2为datain

anny1209

問題已經解決，只要將when others=〉NULL即可
謝謝討論

anny1209

呵呵！谢谢