首页 | 新闻 | 新品 | 文库 | 方案 | 视频 | 下载 | 商城 | 开发板 | 数据中心 | 座谈新版 | 培训 | 工具 | 博客 | 论坛 | 百科 | GEC | 活动 | 主题月 | 电子展
返回列表 回复 发帖

关于ISE的全局时钟“约束”的不解

贵宾

Rank: 2

UID
124893 
性别
男 
1#
bob007发表于 2005-11-16 09:14 | 显示全部帖子
可以在FPGA EXPRESS中的EDIT CONSTRAINTS编辑综合约束文件(.CTL),可以设置的.

也可以直接改.CTL文件,"ORT CLK GOLBAL_BUFG " DONT USE" ",命令指定输入端口信号的CLK不使用全局时钟资源.
回复 引用

TOP

返回列表