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Xilinx 全局时钟资源问题???

Xilinx 全局时钟资源问题???

Xilinx的Virtex2p系列device,全局时钟资源BUFG共16个,且成对的拥有共享的时钟输入端,我不解的是一个系统怎样能够支持最多16个时钟???在此请教,谢谢!
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