请问如何设定管脚输出信号的延时[求助] 信号, 延时, 输出, 求助

szdsp

我用9500xl CPLD，应用中遇到一个有关延时的问题。

    我用同一个时钟锁存一个写信号和16bit的数据信号，可是从管脚输出的16bit数据信号要比我的写信号延迟10个nS左右才输出。我仔细检查了一下，原来锁存16bit数据信号的时钟经过了几级驱动所以比写信号的触发器的时钟延迟引起的。

    我觉得应该可以通过约束文件可以解决这个问题。但是自己琢磨了很久都没有搞清楚该如何写约束文件。

    请各位高手帮我想想办法，先谢了！