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请问VHDL语言中表达式clk'event是什么意思？

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性别
男 
1#
edwin2005发表于 2006-2-21 20:52 | 显示全部帖子
‘event是一种信号属性，表示当‘前面的信号发生改变时 如 clk’event表示当CLK发生改变时，这种改变可能是时钟由高变低，可能是时钟由低变高，看你后面怎么写了！
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