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在verilog程序中仿真正确的模块,最后下到芯片上却完全不是那么回事,向大家请教一

应该是全局驱动器没有用的原因,很可能缺少BUFG之类的时钟驱动器。

bitgen -d生成的BIT文件可能会不能正常工作或者不能完全正常工作。

主要是有些器件有一些比较特殊的潜规则,而这些规则大家不知道。

因此,大家可能会偶尔作出违反这些规则的设计。这些设计原理上没错,需要一些修改才能真正在FPGA中得到实现。

前两天我用V4FX的时候,也碰到bitgen DRC出错的情况。经修改后,DRC PASS,设计真正好用了。

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