zcllom

首先装上软件，熟悉设计软件（或者叫开发平台、开发环境），再买一本介绍性质的书。对着书，看里面的例子，照葫芦画瓢，验证书上例子的结果。久而久之，30分钟，或者30个小时，或者30天，反正能够入门。

大多数学习，设计就照着以上的路子走的，不要把专业、知识看得太神秘。

zcllom

你好，我现在用verilog-a编一个模型，但是编译的时候走的过程是对的，但到最后的时候，出来一个“Terminated by signal 11.”,这是什么地方出了错误？

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估计这个模型里的一个小模块程序有问题，你再检查检查。