[求助]请帮我看看verilog的程序,万分感谢!
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- UID
- 132277
- 性别
- 男
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┊寻觅在电子中, , , 寻求适合自己的一席┊┊┊┊
┊也许生活本忙碌, 想享受安逸只能是心态了吧┊
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- UID
- 132277
- 性别
- 男
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我想定义一个寄存器，
直接将时钟的输入+1计数，
到你所需要的时间将另一个寄存器（如fclk）取反，
然后你以后所有的时钟都用fclk，
实现的是分频
就是不清楚这个寄存器与全局时钟的关系
恩，，，说错了，应该是分频
[此贴子已经被作者于2006-8-30 16:35:06编辑过] |
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┊寻觅在电子中, , , 寻求适合自己的一席┊┊┊┊
┊也许生活本忙碌, 想享受安逸只能是心态了吧┊
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