[求助]问一个verilog 延时的问题,有知道的请给我指点一下,很感激!
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- UID
- 132277
- 性别
- 男
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#100也是不能综合的
利用时钟信号，然后+1计数可以实现延时 |
╔☆→────────────────←☆╗
┊寻觅在电子中, , , 寻求适合自己的一席┊┊┊┊
┊也许生活本忙碌, 想享受安逸只能是心态了吧┊
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- UID
- 132277
- 性别
- 男
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┊寻觅在电子中, , , 寻求适合自己的一席┊┊┊┊
┊也许生活本忙碌, 想享受安逸只能是心态了吧┊
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