waterlily

“assign DATA_R_WIRE = (WR&!RD) ? DATA_R : DATA_R_WIRE;
assign DATA_R = (!WR&RD)? DATA_R_REG :8'hzz;”
不太懂verilog如果这两句是并行的那么就有问题。如果双向接口，就不可能同时读写。必须在一个状态里把入、出、高阻明确定义，也就是每个clk周期端口只能起到输入作用，或者输出作用，或者赋值高阻。
我用vhdl写过，是可以的

waterlily

就是在每个clk周期定义好三种状态的一种，仿真是可以实现的，