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[求助]请问:CPLD中的全局时钟专用引脚怎么用?

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pantous发表于 2006-4-4 13:53 | 显示全部帖子

[求助]请问:CPLD中的全局时钟专用引脚怎么用?

时钟, CPLD, 全局, 求助

请问:CPLD中的全局时钟专用引脚怎么用?


在CPLD\FPGA中一般都具有专用输入引脚:全局时钟,全局清除,输出使能等.


在设计当中,可以通过自己定义的I/O口来输入外部时钟信号CLK,从而为内部设计的时序电路提供时钟.


请问:CPLD中的全局时钟有什么用啊?怎么用?

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pantous发表于 2006-4-7 11:38 | 显示全部帖子
知道了 谢谢版主!
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