求助一段verilog程序的功能与时序仿真 时序, verilog, 仿真, 程序, 功能

听松2006

// 刚刚开始学习使用verilog,请各位指教
// 我写了如下代码：

// 功能: 实现一个可控的十进制计数器
module ramuse( cntout, mclk, dinen);

output [7:0]  cntout;
input mclk, dinen;

reg  cntout;

reg [7:0] cnt = 0;

always @(posedge mclk ) begin
 if(dinen == 1)
  begin
   if(cnt<=9)
   cnt=cnt+1;
   else
   cnt=0;
  end
 else
  cnt = 0;
 cntout = cnt;
end
//assign cntout = cnt;
endmodule

// 问题:
// 不知为什么,功能仿真时cntout的输出是高阻态,而在时序仿真时的结果却正常得很
// 哪位仁兄帮忙解释一下这是什么问题啊
// 谢谢

这是功能仿真后的图 

 

这是时序仿真后的图