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求助:一个verilog的程序

it should be:
if(reset)
num<=0;
else if(num==5)
num<=0;
else
num<=num+1

I will use
reg [1:0] cnt;
reg clk_out;

always @( posedge clk )
begin
if( reset )
cnt <= 0;
else if( cnt[1] )
cnt <= 0;
else
cnt <= cnt+1;
end

always @( posedge clk )
begin
if( reset )
clk_out <= 0;
else if( cnt[1] )
clk_out <= !clk_out;
end
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