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论坛元老
不知道lz所指的原理图编译是图形方式还是用的verilog语言掉.如果是前者需要将模块生成电路模块,如果使用verilog语言调就是使用象编写testbench中的'include的方式.
具体方法看论坛中的"quartus入门祥解".
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