caopengly

其实verilog和c有很大的不同 ，我们在写rtl的时候心里像的都是硬件，而且设计的语句很简单，关键是对结构的考虑

而c完全不同，这个是按照顺序来执行。

所以楼主多写些rtl就知道区别，有很大的不同。如果用c的思维去写rtl的话就完了。