caopengly

我认为这个应该是楼主的设计问题，楼主可以看看楼主写的模块的输入有没有变化，通过波形判断是那个信号使得没有按照预定的想法来的，这样顺藤摸瓜就能找到问题的根源。

设计风格一般来说有影响但是影响不大，除非楼主写的模块本来就是亚稳态的，比如写了很多的锁存器，在fpga资源不够时，时序就满足不了要求了，这和风格有关，我们一般提倡使用同步时序电路，同时避免亚稳态。

caopengly

在同步里面不会出现这样的问题哦，楼主可以看看rtl级的电路图，或者用其他的表达代替，我总觉得还是设计风格不规范的原因，还有，楼主吧逻辑分析仪的clk设为同步clk的2倍以上的clk，再看看。