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output wire 为什么要同时用

论坛元老

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caopengly发表于 2008-9-17 22:31 | 显示全部帖子

wire就是verilog中的基本数据类型，相当于线，和reg相对的，output一般是reg的，特别是在同步电路中，楼主可以把你的问题说明清楚，或者把你的程序贴出来吗

这个版主不太冷 =========================== 我的中电网博客：http://blog.chinaecnet.com/u/20/index.htm
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caopengly发表于 2008-9-19 12:43 | 显示全部帖子
在verilog中都是要设wire或reg的，一般默认都是wire，但是设一下是没有问题的，这是良好的习惯。
这个版主不太冷 =========================== 我的中电网博客：http://blog.chinaecnet.com/u/20/index.htm
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