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- UID
- 13778
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- 男
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为了提高芯片成品率，DFT在ASIC设计中已经越来越流行了，使设计的测试覆盖率尽可能高是我们追求的目标。
在上一个项目中，我们碰到了很多这方面的问题，走了很多弯路，帮经验共享出来给版上的兄弟们。
1.在ATPG测试模式下，一定要确保所有触发器的时钟和异步复位置位来自原始输入端口。这个很重要，很多warning就是这么产生的。所谓在ATPG测试模式，就是测试端口信号值是你所指定的值的情况。以下为要特别注意的情况，我们也犯了里面大多数的错误。
要用测试端口信号旁路内部时钟分频器；
要用测试端口信号旁路门控时钟；
要用测试端口信号旁路内部PLL；
2.在ATPG测试模式下，尽量阻断时钟，异步复位置位到触发器输入端的路径，即信号不可既做时钟又做数据。显然，这容易造成测试覆盖率的降低。但有些情况是不可避免，尽量降低而已：）
3.对多驱动线网来说，确保ATPG测试模式下有且只有一个驱动有效，这样就不会造成总线竞争和浮动。
4.在ATPG测试模式下，让所有扫描链输出端口仅为输出模式。
5.在不同时钟源的FFs之间插入同步Latches，避免扫描移位时出错。这些DFT COMPILER会帮我们自动做到。
6.避免使用时钟异或反向技巧，以免时序问题。
7.作为扫描链的输入端口，尽量选择那种端口信号一进来就直接进入FF的；作为扫描链的输出端口，尽量选择那种端口信号直接从FF出来的。
暂时就这些了，有什么疑问大家欢迎提问，我当时在这里困惑了很久，后来搞通了感觉好明白啊～
想写点DFT的工作原理，但DC的manual里面都有了，也不知道有没必要，估计这种资料别的地方也有吧，不过当时自己真是理解了不少时间啊～～～ |
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