[求助]verilog中，变量前面加一个&符号是什么意思
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[求助]verilog中，变量前面加一个&符号是什么意思
verilog中，变量前面加一个&符号是什么意思 ？文本编缉时可以加一个page breaks，但好像加了之后，以下的内容就不被编译了，不知道是怎么回事，这个到底是干什么用的啊
谢谢各位了!!! |
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再问个问题
我在设计中采用V2pro,其datasheet上指明共有88个硬件乘法器
CORE GEN 生成了79个乘法器,综合report报告资源占用也是79个,但在布局布线后的资源占用报告说只用了52个,这是怎么回事呢?
谢谢指教先..... |
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