xiaoqing0607

我以前刚用Allegro的时候也遇到过这样的问题。一通前辈说的很对，根据我亲身经验还可以从几个方面考虑：
生成网表的过程中会产生三个*.dat的文件，可以用UE打开来看，上边会显示问题出在哪里。
如果原理图有一小点的错误的话，网表也是到不进来的。
还有可能是元器件在Allegro中的封装不存在，这样也不会成功。