ISE结合MODELSIM;ISE8.1问题专区!
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- UID
- 142170
- 性别
- 女
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| 大家有没有遇到过这种情况，在用ISE8.1建好工程之后，添加文件的时候要我们输入端口引脚名字时，我们输入和不输入会出现不同的结果，输入以后产生的文件就可以使用Synthesize －XST进行综合，而不输入的就不能。这是什么原因呢？有什么区别吗？ |
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- 女
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 图如上所示示 ffice ffice" />
[此贴子已经被作者于2006-6-8 22:12:49编辑过]
[此贴子已经被作者于2006-6-8 22:14:07编辑过] |
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- 性别
- 女
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| 是新建一个VHDL文件的时候，选择next按钮，有这样的一个页面，我填和不填最后出来的VHDL文件是一样的，但是可选的综合项就不同了，有没有可以帮我看看你们是不是也这样啊？这只是用ISE的时候，不牵扯库的编译啊 |
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