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cpld低功耗设计的一个问题

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vincentron发表于 2006-8-7 16:38 | 显示全部帖子

cpld低功耗设计的一个问题

功耗, cpld, 设计
听说xilinx95系列cpld可以通过引脚降频来降低功耗，有人在比较早期的ise版本里面做过，这是真的吗？我现在用ise6.1，能不能做呢？具体步骤是怎么样的？谢谢
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vincentron发表于 2006-8-8 09:46 | 显示全部帖子
谢谢楼上的诸位回复
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vincentron发表于 2006-8-8 10:53 | 显示全部帖子
我的问题已经解决，是在assign package pins里面把输出的pin的slew改为slow，
这样可以降低功耗了吧
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vincentron发表于 2006-9-11 13:51 | 显示全部帖子
好像ALTREA的开发工具有 Power Setting 的，还能自定义管脚上的频率
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