|
- UID
- 146373
- 性别
- 男
|
更改为module ck(reset,clk,scl);
input reset;
input clk;
output scl;
reg scl＝1;/*------------------*/
always (posedge clk)
if(reset) scl<=1;
else
scl<=~scl;
endmodule
即可 |
|
提供FPGA设计与咨询（收费），如和器件相关则仅限于altera公司产品。本人有altera公司的多个IP core，欢迎联系:QQ75265208！ |
|
