[求助]问一个verilog 延时的问题,有知道的请给我指点一下,很感激! verilog, 延时, 感激, 指点, 求助

lylyly

input pulse;//输入引脚是个方波

我想将该输入方波延迟很短的时间得到信号叫pulse_delay,然后将pulse和pulsedelay异或，这样的目的是可以将pulse的上升沿和下降沿变成两个上升沿了。

我现在的问题是怎么能得到延迟脉冲啊；

module delay(pulse)

input pulse;

reg pulse_delay;

 

always         //希望将pulse延迟得到pulse_delay,这段程序应该怎么改 啊

begin

#100 pulse_delay=pulse;

end

 

always  //将pulse和pulse-delay异或

begin

……………………

end

lylyly

谢谢,我试试

lylyly

好象还是不能实现我的要求啊