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FPGA应用中优化信号完整性?

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Brighton发表于 2006-12-23 23:28 | 显示全部帖子

逻辑输出信号过冲过大可以通过修改输出信号的驱动强度调整,一是可以将驱动电流的强度改小可以减小过冲,调整输出信号的摆率也可以减小过冲
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Brighton发表于 2006-12-23 23:30 | 显示全部帖子

CPLD一般可以承受多大的上下过冲？

//因器件不同而有所不同.要根据各器件手册或咨询FAE.
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