有哪位高手知道Verilog HDL中reg与wire类型的变量该怎么使用？ HDL, wire, 变量, Verilog, reg

ahoo

有哪位高手知道Verilog HDL中reg与wire类型的变量该怎么使用？

现在小弟刚刚学Verilog HDL语言，这几天被reg搞的头都大了，不知道什么时候该使用，什么时候不该使用？以及在什么情况下使用（例如：在门级，数据流级，行为级）?请您说的详细点吧！

现急需要大哥们的帮助，谢谢！