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有哪位高手知道Verilog HDL中reg与wire类型的变量该怎么使用？

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男 
1#
yarinluolan发表于 2007-10-10 17:18 | 显示全部帖子

其实看完这个应该会有点了解了吧

wire 用 assign 赋值

reg 在 always 块时赋值
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