首页 | 新闻 | 新品 | 文库 | 方案 | 视频 | 下载 | 商城 | 开发板 | 数据中心 | 座谈新版 | 培训 | 工具 | 博客 | 论坛 | 百科 | GEC | 活动 | 主题月 | 电子展
返回列表 回复 发帖

为什么在原理图编译中不能调用用verilog编写的库文件

注册会员

Rank: 2

UID
184411 
性别
男 
1#
打印
tT
win_wang发表于 2008-2-1 21:11 | 显示全部帖子

为什么在原理图编译中不能调用用verilog编写的库文件

verilog, 原理, 文件, 编译, 编写

我用verilog编写了模块正确，模拟测试也可以出来波形，为什么把该模块作为库文件在原理图编译中调用就不能正确测试模拟了

收藏 分享 评分
回复 引用

订阅 TOP

返回列表