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一个8位的并行数据Pdata,一个模8的计数器i,一个一位输入din,一个控制时钟clk,一个复位rst就ok了。一个时钟上升沿计数器加1,并行数据为Pdata(i)<=din.关键在你外部送的串行数据的传输率。如果和FPGA是同步的。那没问题。如果有速度差,加个fifo或者ram。
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