你用的是数组,整体传送,怎么可以呢! 建议你: module shift_full(clock,rst,count,data_out);
parameter group_num=0;
parameter data_width=4;
input [group_num+data_width-1:0]count;
input clock,rst;
output [group_num+data_width-1:0]data_out;
reg [7:0] shift_reg [group_num+data_width-1:0];
assign data_out = shift_reg[0];
integer i;
always @(negedge rst or posedge clock)
begin
if (!rst)
for(i=0;i<group_num+data_width;i=i+1)
shift_reg<=0;
else
for(i=0;i<group_num+data_width;i=i+1)
shift_reg<={shift_reg[6:0],count};
end
endmodule | 
