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好心的高手，帮帮我，谢谢啦！（hello world!）

论坛元老

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kzw发表于 2006-9-18 12:46 | 显示全部帖子
遇到这种问题,那你还要费些力气啊,把整个东西都查一遍.
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kzw发表于 2006-9-18 16:39 | 显示全部帖子
不用。
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kzw发表于 2006-9-18 20:23 | 显示全部帖子
不是这个的原因，你用的是什么板子。
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kzw发表于 2006-9-25 16:02 | 显示全部帖子
就是DE2的板子吗？
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kzw发表于 2006-9-25 17:55 | 显示全部帖子
他们又没有提供demo的例子呢。
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kzw发表于 2006-9-26 01:56 | 显示全部帖子
用官方的例子把代码下进去看看行不行阿。
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kzw发表于 2006-9-26 09:43 | 显示全部帖子
如果是有晶的板子，他们应该提供了包括硬件，软件的例子啊
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kzw发表于 2006-9-27 08:35 | 显示全部帖子
啊，133M，这么高，你的编译报告对时钟分析有没有报警，还有你用的器件速度是多少。
输入50M，133M输出，自己算一下比例。
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kzw发表于 2006-10-8 08:32 | 显示全部帖子
期间速度就是指你的fpga的速度，你最好先把主时钟和sdram时钟都设置为50M试一下吧。
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kzw发表于 2006-12-12 23:29 | 显示全部帖子

只是修改了verilog的代码吗，其他的没有做任何改动吗？

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