kzw

你用vhdl编写的应该是从设备，一般不可能对系统生成的寄存器进行访问，除非你做一个dma设备可以访问某些地址。

kzw

不好意思，发错了，你的时序看起来没有什么问题，你的时序的宽度估计也够，建议你用逻辑分析仪看看发的信号和eoc信号、output enable信号是否正确。

kzw

已经回答。