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pll 的问题

每个锁相环都有自己的输入全局时钟的。你的问题就是clk[0..3]就是锁相环1的时钟输入引脚,你把时钟接到clk4上去了,那当然不能输出。
在交流中前进,共同实现nios的应用。

不是的,你可以看看datasheet,偏内的逻辑资源是一个个bank的,每个bank对一个pll,对应几个全局时钟,所以这些是硬件对应死的。

在交流中前进,共同实现nios的应用。
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