connieban

一般来讲，FPGA的时钟接口输入电平为lvttl，有幅度限制，无论是Altera还是Xilinx的FPGA。

普遍来讲，逻辑“1”输入电平不能高于4.4V，逻辑“0”电平不得低于-0.4V，否则会有可能烧毁芯片。

如楼主的情况，可以先用变压器把正弦波变成180度相位差的2个正弦波，然后采用高速比较器比较后输出。