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HDL概述
随着PLD/FPGA设计越来越复杂，使用语言设计复杂PLD/FPGA成为一种趋势，目前最主要的硬件描述语言是VHDL和Verilog HDL。VHDL发展的较早，语法严格，而Verilog HDL是在C语言的基础上发展起来的一种硬件描述语言,语法较自由，（目前ACSI设计多采用Verilog语言）。VHDL和Verilog HDL两者相比，学习VHDL比学习Verilog难一些，但verilog自由的语法也使得的初学者容易上手但也容易出错。国外电子专业通常在本科阶段教授VHDL,在研究生阶段教授verilog。从国内来看，VHDL的参考书很多，便于查找资料，而Verilog HDL的参考书则很少，这给学习Verilog HDL带来不少困难。从EDA技术的发展趋势上看，直接采用C语言设计CPLD/FPGA将是一个发展方向，现在已出现用于CPLD/FPGA设计的C语言编译软件，可以预见，在5-10年之内C语言很可能将逐渐成为继VHDL和Verilog之后设计大规模CPLD/FPGA的又一种手段 。
HDL和传统的原理图输入方法的关系就好比是高级语言和汇编语言的关系。HDL的可移植性好，使用方便，但效率不如原理图；原理图输入的可控性好，效率高，比较直观，但设计大规模CPLD/FPGA时显得比较烦琐。在真正的PLD/FPGA设计中，通常建议采用原理图和HDL结合的方法来设计，适合用原理图的地方就用原理图，适合用HDL的地方就用HDL，并没有强制的规定。在最短的时间内，用自己最熟悉的工具设计出高效，稳定，符合设计要求的电路才是我们的最终目的。
VHDL
VerilogHDL
其它HDL : ABEL，AHDL
进一步阅读的建议： 1.HDL开发软件 2.HDL培训资料 3. HDL参考书籍 4.HDL相关网址连接
HDL开发软件
用 VHDL/VerilogHD语言开发PLD/FPGA的完整流程为：
1. 文本编辑 ：用任何文本编辑器都可以进行，也可以用专用的HDL编辑环境。 通常VHDL文件保存为.vhd文件，Verilog文件保存为.v文件
2. 功能仿真 ：将文件调入 HDL 仿真软件进行功能仿真，检查逻辑功能是否正确 （也叫前仿真，对简单的设计可以跳过这一步，只在布线 完成以后，进行时序仿真 ）
3 . 逻辑综合 ：将源文件调入 逻辑综合软件 进行综合，即把语言综合成最简的布尔表达式。逻辑综合软件会生成.edf（edif）的EDA工业标准文件。
4. 布局布线 ：将.edf文件调入PLD厂家提供的软件中进行布线，即把设计好的逻辑安放到PLD/FPGA内。
5. 时序仿真 ： 需要利用在布局布线中获得的精确参数，用仿真 软件 验证电路的时序。（也叫后仿真）
通常以上过程可以都在PLD/FPGA厂家提供的开发工具（如MAXPLUSII，Foundation）中完成，但如果采用专用HDL工具分开执行，效果会好得多，否则这么多出售HDL开发工具的公司就没有存在的理由了。特别是MAXPLUSII的用户，不要在MaxplusII中进行复杂的VHDL/VerilogHDL逻辑综合，（因为MaxplusII只支持VHDL/Verilog的子集，其区别见帮助菜单中的VHDL章节）应上www.altera.com去下载ALTERA绑定的免费OEM版HDL综合软件（或使用功能更强的通用HDL逻辑综合软件）。
以下是一些常见的HDL工具 ：
友情提醒：由于软件都较大，建议在确保基本能够申请到License的情况下再下载试用版软件
FPGAexpress ： VHDL/VerilogHDL综合软件，简单易用，但有人反映其对VerilogHDL的支持不够强。Synopsys 公司出品。最新版本3.5
FPGA CompilerII VHDL/VerilogHDL综合软件，Synopsys 公司出品。
Leonardo.Spectrum ：VHDL/VerilogHDL综合软件，可以加比较多的约束条件。可控性较强。Exemplar Logic 公司出品(Mentor子公司）最新版本2000.1d
Synplify ： VHDL/VerilogHDL综合软件，口碑相当不错。Synplicity 公司出品。下载试用版
Active HDL VHDL/VerilogHDL仿真软件，简单易用。Aldec公司 出品 最新版本4.2
Modelsim ： VHDL/VerilogHDL仿真软件，功能比ActiveHDL强大，使用比ActiveHDL复杂。Mentor公司出品。最新版本是ModelSim 5.5， 更多信息可浏览： http://www.model.com/ ;
NC-Verilog/NC-VHDL ：Cadence公司出品，很好的Verilog/VHDL仿真工具，其中NC-Verilog 的前身是著名的Verilog仿真软件：Verilog-XL
StateCAD 状态机设计软件，通过画框图可自动生成状态机的VHDL,VerilogHDL,或AHDL源代码文件。对熟练掌握HDL的人，实用价值不高
Renoir 通过画框图来完成PLD/FPGA的系统设计，可自动生成部分VHDL/VerilogHDL源代码文件，亦可由VHDL/VerilogHDL源代码生成原理框图。 Renoir （输入） ，Leonardo.Spectrum （综合）和Modelsim （仿真）构成了Mentor公司引以为豪的VHDL/VerilogHDL完整开发系统：FPGA Advantage
X-HDL :可实现VHDL和Verilog语言的相互自动转化
Visial VHDL / Visal Verilog : 可视化的HDL/Verilog编辑工具，功能类似于Renoir
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