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求助verilog时钟问题

不是你程序有问题,是你的设计思想有问题,一般的FPGA不可以同时检测时钟上升沿和下降沿,实际上你想设计DDR,但是DDR需要特殊的工艺技术。FPGA只支持对一个时钟的单边沿检测。
如果我说错了,请你直接写信给我,提醒我的错误。kenail2002@163.com
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