有哪位高手用过Verilog 中inout的，请指点兄弟一把,急啊！救命啊！！！
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- UID
- 83563
- 性别
- 男
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当有数据输出时,将此时的数据输入的信号设为高阻 inout在仿真时是分成input和output两个管脚，当有数据输出时,必须把此时的输 入的信号设为高阻
input xxxxxxxxxxxxxxxxx_________--------xxxxxxxxx
output---------________xxxxxxxxxxxxxxxxx---------
enable-----------------_________________---------
enabale有效时，表示输出允许，输入就不能有仿真信号，enable无效时，才能输入仿 真信号。 否则会导致仿真信号冲突仿真 |
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