请问xilinx的fpga的时钟pin是不是就一定连着全局时钟管脚的呢？还有。。 pin, 时钟, fpga, xilinx, 全局

maomaozjing

请问xilinx的fpga的时钟pin是不是就一定连着全局时钟管脚的呢？
是不是我连在这样的pin上，就一定可以保证最小的skew?还需要我手动添加BUFGP吗？

假如我无法使用这样的pin，而用的是普通的IO口，但是fpga的全局时钟资源又是充足的，我应该通过什么样的约束来强制使用呢？BUFGP可以吗？

谢谢！

maomaozjing

那如果我只能使用普通io，又想用全局时钟资源的话，该怎么办呢？
如果扇出大的话，他会自动使用？

maomaozjing

谢谢！
加一个BUFG就可以了吗？
不需要加上IBUF？还是说ibuf已经在普通的pad里面就存在了呢？

另外，关于这个10ns的延时我们在设计的时候应该采取什么方式回避呢？还是怎么对待啊？会有什么影响的吗？

maomaozjing

谢谢！
10ns的延时对我们的设计会有影响吗？我想应该不会吧

IBUFG我现在明白了，是加不上的 但是我实际试了一下。居然PR没有报错
我又加了IBUF，也没有报错
不知道是怎么回事。IBUF应该是在PAD里面就有的吧？

maomaozjing

PR后一直都没有报错 只是有个警告说建议我使用全局时钟的管脚

那个IBUF是在PAD里面就有的吗？换句话说就是自动会给我加的咯？

maomaozjing

谢谢
我用的不是原理图，是直接写原语的