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莱迪思的DQS电路包括一个自动时钟转换电路，简化了存储器接口设计，并确保了可靠的操作。此外，DQS的延迟块提供了针对DDR存储器接口所需的时钟对齐。通过DQS的延迟单元至专用的DQS布线资源，向PAD提供DQS信号。温度，电压和工艺变化对专用DQS延迟块产生的差异由设置的校准信号来补偿（7位延迟控制），校准信号源于器件对边的两个DQSDLL。在器件的一半，每个DQSDLL弥补各自边的DQS延迟。通过系统时钟和专用反馈环路，对DLL环进行了补偿。 LatticeECP3 FPGA的锁相环用于生成针对DDR3存储器接口时钟。例如，对于一个400 MHz的DDR3接口，通用锁相环用于生成三个时钟：400 MHz的时钟，有90 °相移的400 MHz时钟和200 MHz时钟。有90 °相移的400 MHz时钟用于生成DQ和DQS输出。没有相移的400 MHz时钟用于产生时钟（CLKP和CLKN）到DDR3存储器。200 MHz时钟用于生成地址和命令（ADDR/CMD）信号。该时钟的实现对客户是透明的，可用莱迪思的设计工具自动地实现。
DDR3所需的写调整是通过使用动态延迟输入至专门的DDR3存储器接口的模块，这称为DQSBUFD模块。这个DQSBUFD模块包含了DQS延迟块，时钟极性控制逻辑和数据有效模块。DDR3所需的写调整是通过使用动态延迟（DYNDELAY）输入DQSBUFD模块。根据写调整的要求，可以延迟每个DQS组的输出。
对于DDR3存储器读接口，当存储器件驱动DQS为低电平时，DQS转换检测块检测DQS的过渡情况，并生成读时钟来传输数据至FPGA。
莱迪思的IPexpress工具可用于生成上面阐述的DDR3存储器接口块。通过提供与高速DDR3存储器接口所需的合适块，这些在LatticeECP3中预制的块使设计人员减少了设计的复杂性。
DDR3存储器控制器
莱迪思提供一个全功能的DDR3存储器控制器IP核，接口至符合行业标准的DDR3元件和DIMM。莱迪思的DDR3存储器控制器的框图如图4所示。莱迪思的存储器控制器连接到LatticeECP3 的DDR3存储器接口模块（IO模块）和时钟电路，针对接口至DDR3存储器元件和DIMM，为客户提供现成的解决方案。这个控制器实现了一些功能，以改善整个吞吐量。例如，实现命令流水线，以改善整体吞吐量。该IP使用有效的分组（bank）管理技术来并行管理多个分组。这可以使访问延迟最小，有利于提高存储器的带宽。
图4 莱迪思DDR3存储器控制器框图 使用莱迪思的IPexpress工具，可以生成LatticeECP3 的DDR3存储器控制器。基于GUI的工具使设计人员能够指定存储器控制器的参数（时钟频率、数据总线宽度、配置等）以生成DDR3存储器控制器IP核。设计人员可以通过图形用户界面定制参数。例如，图形用户界面允许用户定制存储器的时序参数，并用新的时序值重新生成存储器控制器。除了DDR3存储器控制器IP核之外，还提供仿真模型和测试平台，这样设计人员可以在将它按装到电路板上之前，对设计进行测试。
LatticeECP3 DDR3存储器控制器已经用DDR3存储器元件和DIMM做了充分的验证。莱迪思还提供了多种硬件评估板，客户可用于检查LatticeECP3 DDR3存储器控制器的操作，接口至任何DIMM的 DDR3元件。LatticeECP3系列是业界唯一支持DDR3存储器接口的中档FPGA，从而针对下一代的系统设计，为设计人员提供了低成本，低功耗的解决方案。
结论
系统带宽的需求继续以指数形式增长。由于DDR3 SDRAM的价格下降了，DDR3 SDRAM芯片将更广泛地用于网络应用。这些增加系统带宽的要求正在推动着存储器的接口速度增加，同时继续使成本降低。用中档的FPGA促进稳定的高速存储器接口设计是LatticeECP3系列FPGA的主要目标。针对下一代存储器控制器的需要，ECP3的专用、灵活的DDR功能意味着现在设计人员有了一个节约成本的解决方案。LatticeECP3 DDR3基元与莱迪思的DDR3存储器控制器IP核的结合大大降低了DDR3存储器接口的复杂性，针对用DDR3实现下一代系统设计，促进更快地将产品推向市场。 |
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