从SDRAM里面读数据 三态门, 数据线, 数据

gerry1512

FPGA里面写了一个模块A，它的输出端口Dout连接到外部SDRAM芯片的数据线DQ上，负责往SDRAM里面写数据。

还写了一个模块B，也在FPGA里面，它的输入端口Din也连接到SDRAM的DQ上，负责从SDRAM里面读数据。

现在的问题是，当Din从SDRAM里面读数据的时候，Dout也在输出数据，虽然这时的数据是无效的，但是它和SDRAM的引脚DQ出来的数据造成冲突了

本来想在Dout和Din之间加一个三态门，但是发现FPGA内部没有三态门

这里该怎么处理？